為了保持先進制程IC的良率，“失效分析”有其相當的需求性。

現今IC 產業發展的趨勢中，先進制程一直扮演著先軀的角色，靠著臺積電獨步全球的研發能力，使摩爾定律得以續命。而先進制程的特點除了元件縮小、相同面積可塞進更多的晶體管以外，還具有較快的反應時間，因此采用先進制程的IC 皆是應用在需要大量運算的產品類型上，比如手機處理器、繪圖處理器、資料中心服務器或采礦機等。

以臺積電為例，在產品劃分上可明顯看出此類IC 在營收中占有舉足輕重的地位。圖一即是2021 年臺積電5 大產品類型的占比，其中高性能計算（High Performance Computing, HPC）的營收占比不僅達37%，其增長率也高達34%，現今的規模與未來的成長皆相當可觀。而不只是臺積電，為了保持先進制程IC 的良率，“失效分析”勢必有其相當的需求性。

圖一 2021 臺積電各類產品應用營收占比與增長率

來源：2021 臺積電 Technology Symposium

由于先進制程的 IC 具備幾個結構與材料上的特點，比如電路設計的復雜程度、較大的 die size、采用先進的封裝、立體的FinFET 鰭式場效晶體管元件、特殊的 metal 與介電材質等等，相較于傳統制程的設計，再增加失效分析上的難度。借著新型機臺誕生與分析技術的開發，閎康科技已在先進制程分析上掌握關鍵技術，以下將針對各種分析技術一一說明。

Solid Immersion Lens（SIL）是一半球型高折射率的固態材料固定在鏡頭前方，拍攝時需貼附在樣品上，其目的是在增加數值口徑（Numerical Aperture, NA），即增加集光力，進而提高解析度，達成先進制程精密定位之要求，提升后續尋找缺陷的成功率。圖二說明SIL 的原理，借著半球型的SIL 擴展了集光的角度，也就是增加了NA 值，另外從spot size 的公式也可清楚地了解到，配備SIL 的鏡頭具有較小的spot size，可辨認更小的尺寸，因此傳統鏡頭的物鏡倍率只能到100 倍，而SIL 鏡頭的倍率可高達350 倍，解析能力立刻比傳統的定位方式提升3.5 倍，圖三即顯示了此鏡頭的優異性，即便是5nm 的產品，也可清楚地定位到單一元件。 

圖三 傳統鏡頭與 SIL 鏡頭拍攝影像的比較

來源：ThermoFisher Meridian Introduction

研磨技術

1.手工研磨

在集成電路失效分析的流程中，定位完成后通常是進行去層的樣品制備，但制程越來越小，金屬介電層（inter-metal dielectric, IMD）也越來越薄，每一層的去除考驗著人員的經驗與細心，另外緩沖層氮化鉭（TaN）與低介電常數介電層的使用造成了嚴重研磨的層差，使得觀察范圍變得非常狹窄?？恐b康科技研發團隊鍥而不舍的精神，研發出特殊化學配方，可以解決層差的問題，終于讓觀察范圍擴大幾百 um 的大小。

2.自動研磨

晶背減薄在亮點定位上是常用的手法，尤其先進制程的金屬層高達十幾層，不易由芯片正面測得亮點，而封裝的方式也常采用覆晶式（flip-chip）的架構，再加上先進制程的發光效率不若傳統制程，所以晶背亮點使用得非常頻繁。當然晶背減薄在先進制程上成為必經的樣品制備手段，但是當晶背厚度到了100um 以下時，芯片的翹曲（warpage）便會產生，研磨上的應力就易造成 die crack （晶粒破裂）的問題。閎康科技的自動研磨機臺可以依芯片的翹曲程度自動調整，減少制備失敗的風險、增加研磨的平坦度，更重要的是，此自動研磨機具有量測厚度的功能，可以精準將厚度控制在1um 的范圍內。前文提及的 SIL 鏡頭對芯片厚度是有要求的，因此 SIL 鏡頭和自動研磨機是非常速配的組合，甚至未來到了需要用到晶背可見光定位技術的時候，芯片必須降至低于5um 這么薄的厚度，此時更非自動研磨機不可了。除了應用于晶背研磨，其它諸如芯片正面與封裝結構皆可運用，應用極其廣泛。

3.P-FIB delayer

在芯片去層的方法中，除了手動研磨以外，P-FIB delayer（去層）是另外一種選擇，P-FIB 是利用氙離子進行大范圍的平面蝕刻，最大可達200um x 200um，它除了可符合平坦度的要求以外，最重要的一點是它可降低積碳的現象。

所謂積碳是指樣品在處理過程中，會經過化學藥劑和研磨液的處理、沾染一些微不可見的臟污，這些非樣品本身的外來物主要是碳氫化合物的組成，即便在清潔后，多少還是會在芯片上殘留。例如在SEM 下經過電子束的照射，碳氫鍵結被打斷，在樣品上濺鍍碳的污染物。這個非預期的濺鍍層不但會干擾觀察，更會影響后文將提及的納米探針（nano-probe）的接觸，因此先進制程中如果要進行nano-probe 的話，P-FIB delayer 是絕對必要的一個步驟。圖五 先進制程利用 P-FIB delayer 的范圍與顯示的 via 層

EBAC（Electron Beam Absorbed Current）

數位電路為了在測試時就能篩選出問題，會在電路上加進 DFT（design for test）的設計，經過此測試會得出可能的失效路徑叫做 scan path，此缺陷可能產生在此路徑上的任何位置，此路徑經由interconnect 即metal / via 的走線傳遞訊號，傳統上通常會采取逐層去除、逐層觀察的方式找出缺陷，可想而知，這種土法煉鋼的方式隨著觀察區域變大、線徑縮小，成功率將大幅下降。

為了測定出確切的缺陷位置，最有效的方式是在動態測試時進行亮點定位，最常見的有 LVP（laser voltage probing）與 TRE（time-resolved emission），但此類驗證方式對大多數公司來說花費昂貴，而EBAC 既然可以顯示出interconnect 的繞線路徑，那么此技術就有可能找出繞線的缺陷，抓出scan fail 的故障真因。因此，如果能從測試中先找出有問題的訊號，即可利用EBAC 在此訊號對應到的metal line 上扎針，定位出可能的缺陷位置，在數位電路上的失效分析不失為一項利器，尤其是運用在更先進的制程上。圖六 EBAC可以顯示與扎針處相連如迷宮般的 metal 走線

EBIRCH（Electron Beam Induced Resistance Change）

EBIRCH 跟OBIRCH （Optical Beam Induced Resistance Change）的差別在于其激發源為電子束，而非紅外光，除此之外原理皆相同，從此便可了解到既然是以電子束為激發源，那么其解析度就比OBIRCH 來得優異。OBIRCH 是下針在die PAD，進行芯片里缺陷的定位，此時還不知道缺陷在何處；而EBIRCH 必須事先知道有問題的訊號線，才可下針在對應的metal line 或via / contact 上，在此前提下可定出精準的缺陷位置，與layout 搭配判斷后，即可繼續進行樣品置備與物性的觀察了。Nano-probe納米探針量測

在去層到底層后，有時還找不到缺陷，擔心繼續下去看不到失效點，平白浪費一個樣品嗎？那么使用nano-probe 直接量測元件的電性行為，確認漏電路徑后便可輕松擬定后續的PFA 步驟。Nano-probe 在SRAM cell 的量測也是不可或缺的工具，雖說直接以plan-view TEM 查找缺陷是個快捷的路徑，但以閎康科技在FinFET SRAM 分析將近百顆的經驗，有不少的案例是PV TEM 不易看出的，此時借助nano-probe 電性的量測才能判斷出異常的位置，進而做出正確截面位置的選擇。

Nano-probe 有兩種機型，分別是AFM-based 與SEM-based，閎康在AFM-based nano-probing 經營多年，累積了豐富的經驗，已積存了非?？捎^的nano-probing + PFA 分析資料庫。目前量測到12nm FinFET 的成功率接近百分之百，以AFM-based nano-probe 量測的好處是操作效率高，沒有電荷累積造成電性飄移的問題，對大多數公司來說仍是首選的機臺。隨著制程演進到7nm 以下，AFM-based nano-probe 面臨到機臺的極限，此時 SEM-based nano-probe 便可派上用場。目前閎康與各國際大廠合作，已然量測到5nm 的產品，為其它想要進入7nm / 5nm 制程領域的廠商鋪墊了穩固的基石。

由于FinFET 元件過小，即便已確認缺陷所在位置，也無法用FIB 邊切邊找缺陷的方式來進行，一方面是解析度的問題，另一方面也可能是缺陷過小而有所遺漏，因此較適合利用高解析度TEM 來觀察。以TEM 觀察的方式會分成兩步驟，第一是先執行PV TEM 做大范圍的觀察與確認缺陷位置，第二才是針對可疑的缺陷執行XS TEM，雖然分了兩道工序，但是大大地提高了分析成功率。此兩步驟的TEM 觀察法既觀察到了平面，也檢視了截面，故稱之為 3D TEM，此法大量地運用在FinFET 制程上，是整道total-solution FA 的最后關鍵。圖十二 左圖為 FinFET 的平面示意圖，以 PV TEM 觀察后，選定好切面的位置再轉切 XS TEM，右圖為 X 方向的切面示意圖，目的主要是觀察 gate oxide（閘極氧化層）的問題